Verilogでこの構文は何ですか?

module exmaple(入力a、b、[2:0]の入力、出力d、e、出力[5:0])

Verilogの新機能で、[2:0] の入力が意味するものを理解しようとしていますか?

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1 答え

これは有効なVerilog(IEEE-1364)ではなく、SystemVerilog(IEEE-1800)です。 SVでは、ポートを多次元配列として宣言することができます。この場合、 は単一ビット線の配列として宣言されます。

通常、ポート用のベクトルが必要な場合は、VerilogとSystemVerilogの両方で有効な input [2:0] in を使用します。しかし、あなたのポートタイプが integer time のようにベクトルにならない場合は、このメソッドを使う必要があります。

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